华为麒麟2026芯片流片成功，主频3.1GHz，工艺等效3nm水平

近日，华为公司董事、半导体业务部总裁何庭波署名的论文《多层电子系统的时间缩放理论》已正式提交至中国科学院科技论文预发布平台（ChinaXiv）。该论文系统阐述了“韬（τ）定律”，同时还披露了华为麒麟、昇腾系列芯片的部分路线图规划。

论文首次清晰地规划了麒麟系列芯片未来四年的研发方向，具体包括麒麟2026、2027、2028和2029。值得注意的是，计划在今年秋季推出的麒麟2026作为首款“韬定律芯片”，主频达到3.1GHz，同时它也是逻辑折叠技术架构的首次实际应用，而后续所有的麒麟芯片都将沿用这一架构体系。

至于麒麟芯片的后续命名，2026-2029大概率只是代号。预计麒麟2026依然会采用麒麟9050 Pro的命名。

芯片状态一栏，今年秋季要发布的麒麟2026 芯片，以及明年的麒麟2027芯片被标记为标记为Silicon(硅后)状态(完整表述为Post-silicon，表格中因与Pre-silicon对应做了简写)，指芯片已经完成流片(Tape-out)，从晶圆厂获得了实际的硅片样品，进入芯片级测试、调试和良率提升的阶段。

而麒麟2028、2029芯片还处于 Pre-silicon(硅前)状态，指芯片尚未提交流片，完全处于设计、仿真和验证的软件阶段。所有工作都在计算机上完成，没有生产出任何实际的硅片。意味着架构设计已经确定，但还在进行细节优化和仿真验证，距离流片还有一段时间。

在未来十年中，华为逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠，每个封装三层、四层甚至更多层。

从2026年到2035年，晶体管密度预计将达到400MTr/平方毫米甚至更高。

同时，逻辑折叠使麒麟芯片能够显著提升CPU核心频率，并为达到4GHz及以上铺平道路。该路线图是可行的，并且在成本方面，经济上也是可行的。

5月25日，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，从演讲现场展示的官方PPT来看，麒麟2026芯片的晶体管密度大幅提升了53.5%，达到了的238MTr/平方毫米这意味着每平方毫米的芯片面积上，可以集成2.38亿个晶体管，理论上与Intel 18A工艺持平，接近初代台积电3nm。

与此同时，芯片的P核能效提升了41%，最高频率也提升了12.7%，实现了性能与能效的双重飞跃。

值得一提的是，近日在深圳举办的“2026凤凰湾区财经论坛·金融峰会”上，华为金融系统部CTO郑俊在主旨演讲中指出，华为凭借韬(τ)定律，在产业链协同与国家自主技术的支撑下，全面贯通了芯片制造从上游硅元设计到封装测试的全工艺、全供应链流程。基于韬(τ)定律研发的芯片已应用于华为Mate 90系列机型，且已达到等效3nm的技术水平。